Intel ist das erste Unternehmen, das ein Design mit disaggregierten Chiplets (disaggregated chiplet) klar übernommen hat. Der Ponte Vecchio Rechen-GPU (für KI und Hochleistungsrechnen) integriert 47 Chips und hält bis heute den Rekord für das meiste Tile-Design in einer Multi-Chip-Konfiguration. Intel Foundry denkt jedoch über extremere Lösungen nach: eine Multi-Chip-Verpackung, die mindestens 16 Recheneinheiten integrieren kann, verteilt auf 8 Basis-Chips (base dies), und mit 24 HBM5-Speicherstapeln ausgestattet ist, was eine Gesamtfläche von 12 Mal der derzeit größten KI-Chip-Größe erreicht (basierend auf der Maskengröße, übertrifft die 9,5-fache Maskengröße, die TSMC plant). Diese Recheneinheiten sind auf 8 (vermutlich maskenmaßstäblichen) Basis-Chips platziert, die im 18A-PT-Prozess (1,8 nm Niveau, leistungsverbesserte Version, mit Silizium-Through-Silicon-Vias (TSV) und Rückstromversorgungstechnologie) gefertigt werden. Diese Basis-Chips können sowohl zusätzliche Rechenarbeiten ausführen als auch eine große Menge an SRAM-Cache zur Unterstützung der oberen Haupt-Rechenchips beherbergen, wie Intel demonstriert hat. Die Verbindung zwischen den Basis-Chips und den oberen Rechentiles erfolgt über die Foveros Direct 3D-Technologie, die eine extrem hohe Dichte (weniger als 10µm) von Kupfer-zu-Kupfer-Hybridbonding nutzt, um maximale Bandbreite und Energieübertragung zu bieten. Foveros Direct 3D ist derzeit das Meisterwerk der Verpackungstechnologie von Intel Foundry und zeigt ein äußerst präzises Design. Die laterale (2.5D) Interkonnektivität zwischen den Basis-Chips verwendet eine verbesserte Version von EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs) und ist mit einer UCIe-A-Schnittstelle ausgestattet, um sich gegenseitig, I/O-Chips (im 18A-P-Prozess, leistungsverbesserte Version von 1,8 nm) und maßgeschneiderte Basis-Chips zu verbinden, wobei maximal 24 HBM5-Speicherstapel unterstützt werden. Es ist erwähnenswert, dass Intel vorschlägt, EMIB-T zusammen mit UCIe-A zu verwenden, um maßgeschneiderte HBM5-Module zu verbinden, anstatt die JEDEC-Standard-HBM5-Stapel und die branchenüblichen Schnittstellen zu verwenden, was möglicherweise höhere Leistung und Kapazität erzielen könnte. Natürlich ist dies nur eine Konzeptdemonstration, und die Verwendung von maßgeschneidertem HBM5 ist keine zwingende Designanforderung, sondern dient nur dazu zu zeigen, dass Intel ebenfalls in der Lage ist, solche Komponenten zu integrieren. Die gesamte Verpackung kann auch PCIe 7.0, optische Engines, nicht kohärente Strukturen (noncoherent fabrics), 224G SerDes, hauseigene Beschleuniger (z. B. sicherheitsrelevante Funktionen) und sogar zusätzlich LPDDR5X-Speicher zur Erhöhung der DRAM-Kapazität integrieren. Ein Video, das Intel Foundry auf X veröffentlicht hat, zeigt zwei Konzeptdesigns: ein „mittelgroßes“ Design (4 Rechentiles + 12 HBM) und ein „extremes“ Design (16 Tiles + 24 HBM5-Stapel), wobei dieser Artikel sich auf letzteres konzentriert. Selbst das mittelgroße Design ist nach heutigen Standards ziemlich fortschrittlich und kann von Intel bereits jetzt hergestellt werden. Was das extreme Konzeptdesign betrifft, könnte es bis zum Ende dieses Jahrzehnts (Ende der 2020er Jahre) dauern, bis es realisiert wird, da Intel die Foveros Direct 3D-Verpackungstechnologie sowie die 18A- und 14A-Prozessknoten perfektionieren muss. Wenn es Intel gelingt, innerhalb weniger Jahre diese extreme Verpackung zu realisieren, könnte es mit TSMC gleichziehen – TSMC hat ähnliche Technologien geplant und erwartet, dass einige Kunden um 2027–2028 herum ihre wafermaßstäblichen Integrationslösungen übernehmen. Es ist eine große Herausforderung für Intel, das extreme Design in kurzer Zeit zu realisieren, da sichergestellt werden muss, dass diese Komponenten beim Löten auf die Hauptplatine nicht verziehen (warpage), selbst nach längerer Hochlastwärme muss die Verformung innerhalb sehr kleiner Toleranzen gehalten werden. Darüber hinaus muss Intel (und die gesamte Branche) lernen, wie man diese riesigen Prozessoren mit einer Siliziumfläche von bis zu 10.296 mm² (ungefähr die Größe eines Mobiltelefons) mit Strom versorgt und kühlt, wobei die gesamte Verpackungsgröße noch größer sein wird – das ist eine andere Geschichte.