Intel jest pierwszą firmą, która wyraźnie przyjęła projektowanie rozdzielonych chipletów (disaggregated chiplet), a jej GPU Ponte Vecchio (używane w AI i obliczeniach o wysokiej wydajności) integruje 47 chipów, co do tej pory utrzymuje rekord w zakresie największej liczby układów w wielochipowym projekcie. Jednak Intel Foundry planuje jeszcze bardziej ekstremalne rozwiązanie: wielochipowe opakowanie, które może integrować co najmniej 16 jednostek obliczeniowych, rozłożonych na 8 podstawowych chipach (base dies), i wyposażone w 24 stosy pamięci HBM5, o łącznej powierzchni osiągającej 12-krotność obecnie największego chipu AI (w przeliczeniu na rozmiar maski, 12-krotność, przewyższająca 9,5-krotność planowanej przez TSMC maski). Te jednostki obliczeniowe są umieszczone na 8 podstawowych chipach (przypuszczalnie na poziomie rozmiaru maski), które wykorzystują proces technologiczny 18A-PT (na poziomie 1,8 nm, wersja z ulepszonymi parametrami, z technologią TSV z otworami w krzemie i zasilaniem z tyłu), a same te podstawowe chipy mogą zarówno wykonywać dodatkowe obliczenia, jak i zawierać dużą ilość pamięci podręcznej SRAM, aby wspierać główne chipy obliczeniowe na wyższych poziomach, tak jak to zademonstrował Intel. Podstawowe chipy są połączone z górnymi układami obliczeniowymi za pomocą technologii Foveros Direct 3D, wykorzystując ultra-wysoką gęstość (poniżej 10µm) hybrydowego łączenia miedzi z miedzią (copper-to-copper hybrid bonding), co zapewnia maksymalną przepustowość i transfer mocy. Foveros Direct 3D jest obecnie szczytowym osiągnięciem technologii pakowania Intel Foundry, prezentującym niezwykle precyzyjny projekt. Połączenia poziome (2.5D) między podstawowymi chipami wykorzystują ulepszoną wersję EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), a na górze znajduje się interfejs UCIe-A, który łączy je nawzajem, chipy I/O (wykonane w procesie 18A-P, na poziomie 1,8 nm z ulepszonymi parametrami) oraz dostosowane podstawowe chipy, mogące obsługiwać do 24 stosów pamięci HBM5. Warto zauważyć, że Intel proponuje użycie EMIB-T w połączeniu z UCIe-A do łączenia dostosowanych modułów HBM5, zamiast korzystać z standardowych stosów HBM5 według standardu JEDEC i interfejsu branżowego, co może przynieść wyższą wydajność i pojemność. Oczywiście, ponieważ jest to prezentacja koncepcyjna, użycie dostosowanego HBM5 nie jest twardym wymogiem projektowym, a jedynie ma na celu pokazanie, że Intel również może integrować takie komponenty. Całe opakowanie może również zawierać PCIe 7.0, silnik optyczny, struktury niekoherentne (noncoherent fabrics), 224G SerDes, własne akceleratory (np. funkcje związane z bezpieczeństwem), a nawet dodatkową pamięć LPDDR5X, aby zwiększyć pojemność DRAM. Film opublikowany przez Intel Foundry na X pokazuje dwa rodzaje projektów koncepcyjnych: jeden „średniej wielkości” projekt (4 układy obliczeniowe + 12 HBM), a drugi to „ekstremalny” projekt (16 układów + 24 stosy HBM5), a ten artykuł koncentruje się na tym drugim. Nawet średniej wielkości projekt jest bardzo zaawansowany według dzisiejszych standardów i Intel jest w stanie go już produkować. Jeśli chodzi o ekstremalny projekt koncepcyjny, może on zostać zrealizowany dopiero pod koniec tej dekady (na koniec lat 20.), kiedy Intel będzie musiał udoskonalić technologię pakowania Foveros Direct 3D oraz węzły procesowe 18A i 14A. Jeśli Intel zdoła zrealizować to ekstremalne pakowanie w ciągu kilku lat, będzie mógł konkurować z TSMC — TSMC planuje podobne technologie i przewiduje, że niektórzy klienci przyjmą ich rozwiązania oparte na rozmiarze wafla około 2027–2028 roku. Zrealizowanie ekstremalnego projektu w krótkim czasie stanowi dla Intela ogromne wyzwanie, ponieważ musi zapewnić, że te komponenty nie będą się odkształcać (warpage) podczas lutowania do płyty głównej, nawet po długotrwałym obciążeniu cieplnym, a odkształcenie musi być kontrolowane w bardzo małych tolerancjach. Ponadto Intel (i cały przemysł) musi nauczyć się, jak zasilać i chłodzić ten gigantyczny procesor o powierzchni krzemu wynoszącej 10 296 mm² (co odpowiada rozmiarowi telefonu komórkowego), a jego całkowity rozmiar opakowania będzie jeszcze większy — to już inna historia.