Intel là công ty đầu tiên rõ ràng áp dụng thiết kế chiplet phân tán (disaggregated chiplet), với GPU tính toán Ponte Vecchio (dùng cho AI và tính toán hiệu suất cao) tích hợp 47 chip, cho đến nay vẫn giữ kỷ lục thiết kế đa chip với nhiều tile nhất. Tuy nhiên, Intel Foundry đang tưởng tượng ra một giải pháp cực đoan hơn: một gói đa chip có thể tích hợp ít nhất 16 thành phần tính toán, phân bố trên 8 die cơ bản (base dies), và trang bị 24 stack bộ nhớ HBM5, tổng diện tích đạt 12 lần kích thước chip AI lớn nhất hiện tại (tính theo kích thước mặt nạ, vượt qua quy mô mặt nạ 9.5 lần mà TSMC đã lên kế hoạch). Các thành phần tính toán này được đặt trên 8 die cơ bản (được suy đoán là ở cấp độ kích thước mặt nạ), những die cơ bản này sử dụng quy trình 18A-PT (cấp độ 1.8nm, phiên bản tăng cường hiệu suất, có công nghệ TSV xuyên silicon và cung cấp điện từ mặt sau), những die cơ bản này có thể thực hiện thêm công việc tính toán và cũng có thể trang bị nhiều bộ nhớ SRAM cache để hỗ trợ cho các die tính toán chính ở trên, như Intel đã trình diễn. Die cơ bản và tile tính toán ở trên được kết nối bằng công nghệ Foveros Direct 3D, sử dụng liên kết hỗn hợp đồng (copper-to-copper hybrid bonding) với mật độ cực cao (dưới 10µm), cung cấp băng thông và truyền tải công suất tối đa. Foveros Direct 3D hiện là đỉnh cao của công nghệ đóng gói của Intel Foundry, thể hiện thiết kế cực kỳ tinh vi. Kết nối ngang (2.5D) giữa các die cơ bản sử dụng phiên bản nâng cấp của EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), và ở trên cùng trang bị giao diện UCIe-A, dùng để kết nối với nhau, các die I/O (sử dụng quy trình 18A-P, phiên bản tăng cường hiệu suất 1.8nm) và các die cơ bản tùy chỉnh, tối đa có thể hỗ trợ 24 stack bộ nhớ HBM5. Đáng chú ý, Intel đã đề xuất sử dụng EMIB-T kết hợp với UCIe-A để kết nối các mô-đun HBM5 tùy chỉnh, thay vì sử dụng stack HBM5 theo tiêu chuẩn JEDEC và giao diện tiêu chuẩn ngành, điều này có thể đạt được hiệu suất và dung lượng cao hơn. Tất nhiên, vì đây là một buổi trình diễn khái niệm, việc sử dụng HBM5 tùy chỉnh không phải là yêu cầu thiết kế bắt buộc, chỉ là để chứng minh rằng Intel cũng có thể tích hợp các thành phần như vậy. Toàn bộ gói còn có thể trang bị PCIe 7.0, động cơ quang học, cấu trúc không nhất quán (noncoherent fabrics), 224G SerDes, bộ tăng tốc riêng (ví dụ như các chức năng liên quan đến bảo mật), thậm chí thêm bộ nhớ LPDDR5X để tăng dung lượng DRAM. Video được Intel Foundry phát hành trên X đã trình bày hai thiết kế khái niệm: một thiết kế "trung bình" (4 tile tính toán + 12 HBM), và một thiết kế "cực đoan" (16 tile + 24 stack HBM5), bài viết này sẽ tập trung vào cái sau. Ngay cả thiết kế trung bình, theo tiêu chuẩn hiện nay cũng rất tiên tiến, và Intel hiện đã có thể sản xuất. Còn về thiết kế khái niệm cực đoan, có thể phải đến cuối thập kỷ này (cuối những năm 2020) mới có khả năng thực hiện, lúc đó Intel cần hoàn thiện công nghệ đóng gói Foveros Direct 3D, cũng như các nút quy trình 18A và 14A. Nếu Intel có thể thực hiện loại đóng gói cực đoan này trong vài năm tới, họ sẽ có thể cạnh tranh ngang hàng với TSMC - TSMC đã lên kế hoạch cho công nghệ tương tự và dự kiến một số khách hàng sẽ áp dụng giải pháp tích hợp kích thước wafer của họ vào khoảng năm 2027–2028. Để biến thiết kế cực đoan thành hiện thực trong thời gian ngắn là một thách thức lớn đối với Intel, vì họ phải đảm bảo rằng các thành phần này không bị cong vênh (warpage) khi hàn vào bo mạch chủ, ngay cả khi chịu tải cao trong thời gian dài, độ biến dạng cũng phải được kiểm soát trong phạm vi dung sai rất nhỏ. Hơn nữa, Intel (cũng như toàn ngành) còn phải học cách cung cấp điện và làm mát cho loại bộ xử lý khổng lồ có diện tích silicon lên tới 10,296 mm² (khoảng bằng kích thước của một chiếc điện thoại di động), trong khi kích thước tổng thể của gói còn lớn hơn - đó là một câu chuyện khác.