Intel es la primera empresa en adoptar claramente el diseño de chiplets desagregados, su GPU de computación Ponte Vecchio (utilizada para IA y computación de alto rendimiento) integra 47 chips, manteniendo hasta la fecha el récord de diseño de múltiples chips con más tiles. Sin embargo, Intel Foundry está ideando una solución aún más extrema: un paquete de múltiples chips que puede integrar al menos 16 componentes de computación, distribuidos en 8 chips base, y que cuenta con 24 apilamientos de memoria HBM5, alcanzando un área total 12 veces mayor que el chip de IA más grande actual (calculado en tamaño de máscara, superando el tamaño de máscara de 9.5 veces planeado por TSMC). Estos componentes de computación se colocan sobre 8 chips base (presumiblemente a nivel de tamaño de máscara), que utilizan un proceso de 18A-PT (nivel de 1.8nm, versión mejorada de rendimiento, con TSV de perforación de silicio y tecnología de alimentación por la parte trasera), estos chips base pueden realizar trabajos de computación adicionales y también pueden albergar una gran cantidad de caché SRAM para apoyar los chips de computación principales de arriba, como Intel ha demostrado. La conexión entre los chips base y los tiles de computación superiores utiliza la tecnología Foveros Direct 3D, aprovechando un enlace híbrido de cobre a cobre de ultra alta densidad (menos de 10µm), proporcionando el máximo ancho de banda y transferencia de potencia. Foveros Direct 3D es actualmente la obra maestra de la tecnología de empaquetado de Intel Foundry, mostrando un diseño extremadamente preciso. Las interconexiones laterales (2.5D) entre los chips base utilizan una versión mejorada de EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), y en la parte superior se monta una interfaz UCIe-A, para conectar entre sí, los chips de I/O (utilizando el proceso 18A-P, versión mejorada de rendimiento de 1.8nm) y los chips base personalizados, soportando hasta 24 apilamientos de memoria HBM5. Es importante notar que Intel propone usar EMIB-T junto con UCIe-A para conectar módulos HBM5 personalizados, en lugar de utilizar el apilamiento HBM5 estándar de JEDEC y la interfaz estándar de la industria, lo que podría resultar en un mayor rendimiento y capacidad. Por supuesto, dado que esto es una demostración conceptual, el uso de HBM5 personalizado no es un requisito de diseño estricto, solo se utiliza para mostrar que Intel también puede integrar este tipo de componentes. Todo el paquete también puede incluir PCIe 7.0, motores ópticos, estructuras no coherentes (noncoherent fabrics), 224G SerDes, aceleradores exclusivos (como funciones relacionadas con la seguridad), e incluso agregar memoria LPDDR5X para aumentar la capacidad de DRAM. Un video publicado por Intel Foundry en X muestra dos diseños conceptuales: un diseño "mediano" (4 tiles de computación + 12 HBM), y otro "extremo" (16 tiles + 24 apilamientos de HBM5), este artículo se centra en el segundo. Incluso el diseño mediano es bastante avanzado según los estándares actuales, y Intel ya puede fabricarlo. En cuanto al diseño conceptual extremo, es posible que no se realice hasta finales de esta década (finales de 2020), momento en el cual Intel necesitará perfeccionar la tecnología de empaquetado Foveros Direct 3D, así como los nodos de proceso de 18A y 14A. Si Intel puede lograr este tipo de empaquetado extremo en unos pocos años, podrá competir de igual a igual con TSMC, que ya ha planeado una tecnología similar y espera que algunos clientes adopten su solución de integración a nivel de oblea alrededor de 2027-2028. Hacer que el diseño extremo se convierta en realidad en un corto período de tiempo es un gran desafío para Intel, ya que debe asegurarse de que estos componentes no se deformen (warpage) al soldarse a la placa base, incluso después de un largo tiempo de carga alta y calor, la deformación debe controlarse dentro de un rango de tolerancia muy pequeño. Además, Intel (y toda la industria) también debe aprender a suministrar energía y enfriar este procesador gigante con un área de silicio de 10,296 mm² (aproximadamente del tamaño de un teléfono móvil), y su tamaño total de empaquetado será aún mayor; esa es otra historia.