Intel var det första företaget som uttryckligen antog disaggregerad chipletdesign, och dess Ponte Vecchio beräkningsgrafikkort (för AI och högpresterande databehandling) integrerar 47 chip, vilket fortfarande innehar rekordet för flest plattor av multichipdesign. Intel Foundry ser dock en mer extrem lösning: ett multichippaket som kan integrera minst 16 datorenheter, fördelat på 8 baschips och utrustat med 24 HBM5-minnesstackar, med en total yta på 12 gånger den nuvarande största AI-chipets storlek (12 gånger beräkningen av retikelstorleken, vilket överstiger TSMC:s planerade 9,5 gånger retikelstorleken). Dessa beräkningselement placeras ovanpå 8 bas-dies (förmodligen på maskstorleksnivå) som använder 18A-PT-processen (1,8 nm-kvalitet, prestandaförbättrad version, med kiselperforerad TSV och backside-strömförsörjningsteknik), och dessa baschips kan antingen utföra ytterligare beräkningsarbete själva eller bära en stor mängd SRAM-cache för att stödja det övre lagret av huvudberäkningschipet, vilket demonstrerats av Intel. Bas-briet och den övre beräkningsplattan är kopplade med Foveros Direct 3D-teknik, som använder ultrahög densitet (mindre än 10 μm) koppar-till-koppar-hybridbindning för att ge maximal bandbredd och effektöverföring. Foveros Direct 3D är för närvarande toppen av Intel Foundrys förpackningsteknologi och visar upp extremt precisa designer. Den laterala (2,5D) interconnecten mellan bas-kretsarna använder en uppgraderad version av EMIB-T (Embedded Multi-Die Interconnect Bridge med TSV), och är utrustad med ett UCIe-A-gränssnitt på det övre lagret för att koppla samman varandra, I/O-kretsar (med 18A-P-process, 1,8 nm prestandaförbättrande version) och specialanpassade bas-kretsar, som stöder upp till 24 HBM5-minnesstackar. Det är värt att notera att Intel föreslår att använda EMIB-T med UCIe-A för att koppla anpassade HBM5-moduler istället för att använda JEDEC-standard HBM5-stackar och industristandardgränssnitt, vilket kan uppnå högre prestanda och kapacitet. Eftersom detta är en konceptdemonstration är användningen av specialanpassad HBM5 förstås inget svårt designkrav, utan bara för att visa att Intel också kan integrera sådana komponenter. Hela paketet kan också utrustas med PCIe 7.0, optisk motor, icke-koherenta fabricer, 224G SerDes, proprietära acceleratorer (såsom säkerhetsrelaterade funktioner) och till och med ytterligare LPDDR5X minne för att öka DRAM-kapaciteten. Intel Foundrys video om X visar två konceptuella designer: en "medel" design (4 beräkningsplattor + 12 HBM) och den andra "extrema" designen (16 plattor + 24 HBM5-stackar), den senare fokuserar denna artikel på. Även medelstora designer är ganska avancerade enligt dagens standard, och Intel kan tillverka dem nu. När det gäller extrem konceptuell design kan det vara omöjligt förrän i slutet av detta decennium (slutet av 2020-talet), när Intel behöver förbättra Foveros Direct 3D-paketeringsteknologin samt 18A- och 14A-processnoder. Om Intel lyckas uppnå denna extrema förpackning inom några år kommer de att vara i nivå med TSMC, som har planerat liknande teknik och förväntar sig att vissa kunder kommer att anta deras lösning för waferstorlek runt 2027–2028. Att göra extrema konstruktioner till verklighet på kort tid är en stor utmaning för Intel, eftersom det är nödvändigt att säkerställa att dessa komponenter inte förvrängs när de löds fast på moderkortet, och att mängden deformation måste kontrolleras inom extremt snäva toleranser, även efter långvarig uppvärmning med hög belastning. Dessutom måste Intel (och branschen som helhet) lära sig att driva och kyla denna gigantiska processor med en kiselyta på upp till 10 296 mm² (ungefär i telefonstorlek) i ett större paket – det är en annan historia.