Eine große Gelegenheit naht für Samsung... Voll auf fortschrittliche Verpackung setzen Jeden Dezember versammeln sich hochrangige Führungskräfte von KI-Halbleiter-Riesen wie NVIDIA und Broadcom in der Zentrale von TSMC im Hsinchu Science Park, Taiwan. Ihr Ziel ist es, sich auch nur einen weiteren Platz auf den Produktionslinien für "Advanced Packaging" von TSMC zu sichern, die GPUs und High Bandwidth Memory (HBM) integrieren, um KI-Beschleuniger zu schaffen. Die Zuteilung dieser Linien, bekannt als "CoWoS" (Chip-on-Wafer-on-Substrate), bestimmt das Volumen der KI-Beschleuniger, die sie im folgenden Jahr produzieren können. Tatsächlich hat Google Berichten zufolge das Produktionsziel für seinen proprietären KI-Beschleuniger, die Tensor Processing Unit (TPU), um 1 Million Einheiten von seinem ursprünglichen Ziel von 4 Millionen gesenkt, weil es im Kampf um die CoWoS-Kapazität gegen NVIDIA verloren hat. "Advanced Packaging", das Hochleistungs-Halbleiter wie GPUs und HBM auf einem speziellen Material namens "Silizium-Interposer" montiert, um sie nahtlos als einen einzigen Chip funktionieren zu lassen, hat sich in diesem Jahr als das entscheidende Schlachtfeld um die Vorherrschaft im KI-Halbleitermarkt herauskristallisiert. Da ultra-feine Prozesse – die Breite der Schaltkreise auf den 1-Nanometer (nm)-Bereich zu verengen, um mehrere Funktionen in einen kleinen Chip zu packen – ihre technischen Grenzen erreichen, wenden sich Halbleiterunternehmen der fortschrittlichen Verpackung zu, um mehrere Chips zu verbinden und sie als eine Einheit zu betreiben. Folglich wird erwartet, dass der verwandte Markt von 43 Milliarden USD (ca. 62 Billionen KRW) im letzten Jahr auf 64,3 Milliarden USD (ca. 93 Billionen KRW) bis 2028 wachsen wird. Der Markt für fortschrittliche Verpackung wird derzeit von TSMC dominiert. Die Situation hat einen Punkt erreicht, an dem Unternehmen KI-Beschleuniger nicht rechtzeitig produzieren können, selbst wenn sie GPUs und HBM gesichert haben, einfach weil ihnen nicht genügend CoWoS-Linien von TSMC zugewiesen wurden. Als Reaktion auf wiederholte Forderungen von NVIDIA, AMD, Broadcom und anderen hat TSMC beschlossen, in diesem Jahr 7,5 Milliarden USD (ca. 10,85 Billionen KRW) zu investieren – der größte Betrag aller Zeiten – um seine Kapazität für fortschrittliche Verpackung erheblich zu erweitern. Samsung Electronics sieht fortschrittliche Verpackung ebenfalls als das nächste Schlüssel-Schlachtfeld nach HBM und stärkt sein entsprechendes Geschäft. Berichten zufolge vermarktet es eine "Turnkey"-Lösung – die fortschrittliche Verpackung zusammen mit DRAM- und Foundry-Diensten anbietet – an Unternehmen wie Google, AMD und Amazon, die aufgrund der Dominanz von NVIDIA nicht genügend CoWoS-Linien sichern konnten. Um die KI-Beschleuniger – oft als die "Pickäxte" des Goldrausches im KI-Zeitalter bezeichnet – zu produzieren, müssen Chips zwei Phasen der fortschrittlichen Verpackung durchlaufen (ein Prozess, der mehrere Chips wie einen einzigen funktionieren lässt). Die erste ist die Herstellung von HBM, die das Stapeln von bis zu 16 DRAMs umfasst. Sobald dieser Prozess, der weitaus schwieriger ist als die Standard-DRAM-Produktion, abgeschlossen ist, wartet eine noch größere Herausforderung: "2.5D Packaging", das HBM und GPU auf einem speziellen Substrat namens Silizium-Interposer verbindet, um als ein einzelner Chip zu funktionieren. Egal wie gut die GPU und HBM sind, wenn die fortschrittliche Verpackung fehlschlägt, kann der KI-Beschleuniger nicht richtig funktionieren. Es ist ein hochkomplexer Prozess, bei dem die Ausbeute des Branchenführers TSMC nur bei 50–60% liegt. Da TSMC mit der Flut von Bestellungen von NVIDIA und AMD nicht Schritt halten kann, ist das 2.5D Packaging zum größten Engpass geworden, der die Expansion des KI-Marktes behindert. ◇ Alternativen zu den Grenzen ultra-feiner Prozesse Verpackung wird grob in traditionelle Verpackung und fortschrittliche Verpackung unterteilt. Traditionelle Verpackung bezieht sich auf den Prozess, einen einzelnen Chip auf einer Hauptplatine zu platzieren und ihn elektrisch zu verbinden. Es ist Teil des "Back-End"-Prozesses, der zuvor als "weniger kritische" Technologie im Halbleiter-Ökosystem bewertet wurde. Die Situation änderte sich jedoch, als die Nachfrage nach Hochleistungs-Chips im KI-Zeitalter explodierte. Bis Anfang der 2020er Jahre gingen Halbleiterunternehmen "all-in" auf "ultra-feine Prozesse", indem sie die Schaltbreiten auf unter 2 nm verengten, um mehr Funktionen in kleinere Chips zu packen. Aber dieser Wettbewerb schlug fehl. Die Rentabilität sank aufgrund der Notwendigkeit, Extreme Ultraviolet (EUV)-Lithografiegeräte zu kaufen, die bis zu 500 Milliarden KRW pro Einheit kosten. Auch die technischen Herausforderungen waren gewaltig; als die Breite der Schaltkreise sich verengte, nahm die Interferenz zu und der Leckstrom wuchs, was es schwierig machte, die Wärmeentwicklung zu kontrollieren. Die gefundene Lösung war die Verpackung. Anstatt komplexe Funktionen in einen einzigen Chip über ultra-feine Prozesse zu quetschen, könnte die Verbindung mehrerer moderat fortschrittlicher Chips die gleiche Leistung erzielen. Die Branche fügte diesem Technologie den Modifikator "Fortschrittlich" hinzu, weil ihre technische Schwierigkeit die der traditionellen Verpackung bei weitem übersteigt. ◇ Schwerer Mangel an CoWoS-Kapazität Der Vorreiter ist TSMC. Seine Hauptwaffe ist eine 2.5D-Fortschrittliche Verpackungstechnologie namens "CoWoS-S." Sie platziert einen Silizium-Interposer – eine spezielle Materialschicht, die als Brücke fungiert – auf einem Substrat und ordnet mehrere Chips horizontal an. Der Silizium-Interposer besteht aus Through-Silicon Vias (TSV), die vertikale Durchgänge sind, die das untere Substrat mit den oberen Chips verbinden, und einer Redistribution Layer (RDL), die Signale zwischen den Chips verbindet. Es wird als 2.5D-Verpackung bezeichnet, weil der Interposer und die Chips vertikal (3D) auf dem Substrat gestapelt sind, während die Chips horizontal (2D) angeordnet sind. Als die Nachfrage nach Hochleistungs-Chips mit dem KI-Zeitalter wuchs, erkannten NVIDIA und AMD die Macht von CoWoS. So wurden KI-Beschleuniger wie der B200 und H100, die HBM und GPUs verbinden, geboren. Laut Samsung Securities stieg die CoWoS-Produktionskapazität von TSMC (umgerechnet auf Wafer) von 35.000 Blättern pro Monat im Jahr 2024 auf etwa 70.000 Blätter im letzten Jahr und wird voraussichtlich in diesem Jahr auf etwa 110.000 Blätter steigen. Bewertungen deuten jedoch darauf hin, dass dies immer noch unzureichend ist. Angesichts der Tatsache, dass die CoWoS-Zuteilung für NVIDIA durch TSMC bei etwa 55% liegt, deutet die Berechnung darauf hin, dass in diesem Jahr nur 8,91 Millionen "Blackwell" KI-Beschleuniger produziert werden können. Dieses Volumen kann Rechenzentren mit einer maximalen Kapazität von 18 Gigawatt (GW) unterstützen, was nur 50% der globalen Investitionskapazität für Rechenzentren in diesem Jahr ausmacht. Samsung Securities analysierte: "Es besteht die Möglichkeit, dass TSMC in diesem Jahr nicht einmal die Nachfrage von NVIDIA erfüllen kann." ...