Partea I a trilogiei noastre zkVM a susținut înlocuirea HAL cu o arhitectură de demonstrare axată pe graf. Acum iată datele. Am comparat Venus – backend-ul nostru axat pe grafic pe ZisK – pe GPU și FPGA și am revizuit teza noastră originală de hardware ZK. Iată ce arată cifrele. 🧵

2/ Graph-first oferă câștiguri măsurabile la GPU-uri. Sub HAL, kernel-urile se lansează secvențial. Cu cudaGraph, capturăm și rejulăm întregul flux de demonstrare ca un graf programat. Asta reduce overovercan-ul de lansare a CPU-ului și reduce jitter-ul sincronizării dispozitivelor gazdă↔, mai ales în faze iterative precum sumcheck. Rezultatele de mai jos (comparativ cu ZisK 0.15).

3/ Am testat și FPGA pe două dispozitive: VU47P (clasa F2 AWS) și VH1782 (clasa V80 AMD). Ceasul de perete GPU măsurat: ~47,8s FPGA (estimat HLS): ~335–404s Notă: Timpii GPU sunt măsurați; Timpii FPGA sunt estimați din latența de sinteză ÷ Fmax. Nu mere pe mere, ci clar din punct de vedere al direcției. Diferența per cip: ~7–8×, în mare parte din cauza plafonului frecvenței FPGA (74–98 MHz). Nici performanța brută, nici performanța/wattul nu justifică înlocuirea GPU-ului cu FPGA astăzi.

4/ Dar "FPGA este mai lent" nu este concluzia. Munca FPGA a impus definiții precise ale layout-urilor memoriei, contractelor de interfață și dependențelor dintre etapele de demonstrare. Exact baza de care ai nevoie înainte de a proiecta un ASIC. FPGA este puntea de prototipare de la graf la hardware.

5/ Deoarece demonstratorul este un graf de calcul, aceeași logică se compilează în orice backend: GPU → kernel-uri cudaGraph FPGA → module de flux de date ASIC → blocuri de calcul fixe Doar backend-ul se schimbă. Graficul rămâne același.

GPU 6/ → FPGA → ASIC reprezintă astfel o evoluție coerentă. Implementăm GPU-uri cu configurații optimizate pentru Venus pentru a extrage performanță stabilă și compusă. Deși FPGA nu este competitiv din punct de vedere al performanței, confirmă corectitudinea structurală a direcției hardware-ului nostru. Arhitectura Graph-first este puntea care permite optimizarea la nivel de graf cuda astăzi și compilarea hardware nativă ASIC mâine.